なぜ、プロセッサの自社開発にこだわり続けるのか

入社以来、プロセッサの開発に取り組んでいる清田は、富士通のプロセッサ開発を語る。

富士通では、メインフレーム、UNIXサーバ、スーパーコンピュータという垣根を作らずに、一つのチームが一丸となってそれぞれのサーバのプロセッサを開発する体制をとっているため、技術を各サーバに展開し易く、それぞれに求められる最適な機能や性能を実現することができます。その結果、UNIXサーバ「SPARC M10」に搭載されている最新プロセッサ「SPARC64™ X」には、メインフレームで培った信頼性とスーパーコンピュータに求められる高速性の血が注ぎこまれ、さらにビジネス市場向けに磨きがかけられています。

富士通のUNIXサーバやスーパーコンピュータに搭載されたCPUで採用しているSPARCアーキテクチャは、SPARC Internationalと呼ばれる非営利独立団体で管理されているオープンなアーキテクチャです。その中でSPARC V9という版数のアーキテクチャに基づいて、富士通が開発しているのがSPARC64になります。

このオープンなアーキテクチャを採用することで、我々の思う性能向上策や新規機能をどんどんCPUに取り込んでいくことが可能となります。我々は、お客様の声をできるだけ製品に反映したいと考えており、それを自由に実装できる素材が必要なのです。

以前は、多くのベンダが様々なアーキテクチャのもとでプロセッサ開発に凌ぎを削っていましたが、今ではかなり淘汰されてしまいました。そのような歴史の中、SPARCは現在も多くのお客様にご利用いただいており、その資産は膨大です。プロセッサのアーキテクチャが変わると、その上で動作するソフトウェアに影響が出ます。我々の使命は、このお客様の資産を守るためにアーキテクチャを維持した上で、常に新しい技術を取り込みつつ、性能や機能を強化していくことにある、と考えています。

また、一口にプロセッサ開発といっても、仕様検討、論理設計、レイアウト設計、論理検証、実機検証など、さまざまなフェーズから構成されています。他社では、これらを分業化しているという話も聞きますが、当社はこれらも全て同じ開発者が一貫して担当しています。このような体制があるからこそ、お客様からのニーズを的確に取り込んだ最適な製品を提供できているのだと自負しています。

これまで、プロセッサの高速化のアプローチとして、動作周波数の向上やコア数の増加などに取り組んできた。しかし、他社をリードする性能を実現するためには、技術のブレークスルーが必要であった。
SPARC64 Xは、「Software on Chip」という新しいテクノロジーで技術の壁に立ち向かったと、プロセッサの演算器を担当する大貫は語る。

Software on Chipは、従来ソフトウェア上で行われていた処理を、ハードウェア（プロセッサ）上に組み込むという新しいアプローチです。
プロセッサ上に10進浮動小数点演算ユニットを実装することで、これまでソフトウェア上で実施していた、10進数データから2進数データへの変換をなくし、10進数データをそのまま演算できるようにしています。多くのデータベースで採用されている規格（IEEE754）やOracle Databaseで採用されている規格であるOracle Numberもサポートしており、データベースの高速化に貢献できます。

SPARC64 Xは、これまでプロセッサの周辺に実装されていたLSIをプロセッサ上に集約する「System on Chip」という設計手法を採用している。開発に携わった岩崎は、System on Chipがもたらすメリットを語る。

SPARC64 Xでは、CPU間インターフェースや、メモリアクセスコントローラやPCI Expressインターフェースをプロセッサに内蔵しています。これにより、LSI間の距離を短縮化でき、高速化が可能です。さらに、部品点数も削減できますので、システムの信頼性も向上します。
従来のUNIXサーバ SPARC Enterprise M9000では、システムボード上に、プロセッサ、メモリアクセスコントローラ、システムコントローラなどが実装されていましたが、SPARC M10ではプロセッサ上に集約できるため、高性能・省電力・省スペース化に貢献できます。
また、メモリアクセスコントローラをCPUに内蔵し、メモリとCPUを直結したことにより、高いバンド幅や低レイテンシを実現しています。また、メモリにDDR3の最高クラスである「DDR3-1600」を採用し、優れたメモリアクセス性能を実証しています。

マルチコア化の流れの中、SPARC64 Xは16コアを実現。1次キャッシュメモリはそれぞれのコア内に配置されているが、2次キャッシュメモリは全てのコアで共有されており、その振る舞いが性能に大きく影響する。富士通研究所から自ら志願して、プロセッサ開発部門に異動を果した山村は、2次キャッシュメモリの魅力を語る。

SPARC64 Xの2次キャッシュメモリは、最大24MBの大容量であることが特長です。1つのプロセッサの中で2次キャッシュメモリは共有化されているので、いかに各コア、各プログラムからのリクエストをさばき、平等にリソースを分け与え、とりまわしていくかが重要です。設計にあたっては、多くのプログラムをシミュレーションで動作させて、各コアからの要求を詳細に解析しました。その結果を論理設計にフィードバックしてアルゴリズムを改良し続けました。キャッシュメモリの性能はプロセッサ全体の性能に直結するので、開発者の腕のみせどころだと自負しています。

SPARC64 Xは、CPUコアアクティベーションという仕組みを実現しており、CPUリソースを柔軟に増加させることができます。これは、お客様がSPARC M10を導入された当初は例えば2コアだけを有効にして運用を開始していただき、業務負荷の増大に対応して有効にするコア数を柔軟増やすことができる、という仕組みで、お客様のシステム導入時の初期コストや、運用コスト、ライセンス費用を最小限に抑えることが可能となります。この機構の導入により、CPU内の有効なコア数が増減することになるのですが、どのようなコア構成になっても、それらコアが接続している2次キャッシュは常に24MB全てを使用可能な設計にしており、これは性能面でも大きな強みになっています。