ASIAN IBIS SUMMIT (TOKYO) 2018 で講演します

講演テーマ

Concerns when applying Channel Simulation to DDR4 Interface

講演概要

　DDR4インタフェースにおいて、DQ信号は、JEDECの規格によりビットエラーレート(BER)1e-16で、所定のアイマスクに対し、アイ開口が得られなければならない。本BERに対し、アイ開口を予測するためには、かなりのビット数をシミュレーションする必要があり、従来のSpiceによる過渡解析では時間がかかり、現実的ではない。そのため、SerdesのSI解析で使われているチャネル・シミュレーション手法を適用する必要がでてくる。ただし、本手法適用の前提条件はDDR4インタフェースのドライバ、レシーバ、配線からなるアナログチャネルが線形時不変であることが必須。
　そこで、今回、これまでSpiceにより解析してきたDDR4インタフェースについてチャネル・シミュレーションを適用し、同等の波形が得られるか調査した結果について報告する。

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