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超低消費電力CMOSテクノロジー「DDC」

概要

CMOS回路の消費電力を低減するためには、電源電圧を下げる必要があります。従来は、トランジスタを微細化することで電源電圧の低減を実現してきました。
しかし、90nm世代以降では、トランジスタの不純物ばらつきに起因するしきい値電圧のばらつきにより、微細化しても電源電圧を下げることが困難になっていました。

DDCのトランジスタ構造を図.1に示します。
プレーナー型CMOS構造のチャネル部分に不純物濃度の異なる複数の層を形成することにより、不純物ばらつきの影響を低減します。これにより電源電圧を下げることを可能にしました。

図.1 トランジスタの構造

DDCは、図.1のようにトランジスタのチャネル部分に不純物濃度の異なる複数の層を形成することにより、しきい値ばらつきの大きな要因である不純物分布のゆらぎの影響を低減し、電源電圧を下げることを可能にします。従来と同様なプレーナー型CMOS構造を用いるため、既存の製造ラインにおける装置での製造が可能であり、また回路設計についても既存の資産を活用することができるのが大きな利点です。

当社は三重工場の55nmプロセスとDDCとを融合させた「CS250S」テクノロジーを開発し、DDCの量産化に世界で初めて成功しました。「CS250S」では、DDCによる不純物ばらつきの低減に加え、チップ毎のプロセスばらつきに応じて最適なボディバイアスを供給するABB(Adaptive Body Bias)制御を適用したことで、従来の製造方法と比較して、動作速度を落とすことなく動作時の消費電力を約50%削減することが可能になりました。

プレスリリース

学会発表資料

  • 2013年 IEDM
    Embedded FLOTOX Flash on Ultra-Low Power 55nm Logic DDC Platform [論文 (1.08 MB )/ 発表資料 (1.27 MB )]
  • 2012年 IEDM
    A Highly Integrated 65-nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits [論文 (2.96 MB )/ 発表資料 (950 KB)]
  • 2011年 IEDM
    Advanced Channel Engineering Achieving Aggressive Reduction of V TVariation for Ultra-Low-Power Applications [論文 (613 KB)/ 発表資料 (2.55 MB )]
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